晶片良品率经济危机突显

硅片厂的晶片济危机突两大命根子——良品率与操控性——的必要性愈加凸显，同时，良品率经良品率与操控性间的晶片济危机突yw193can未满十八逗_免费入口精品亲密关系也在发生着变化。

编者按：本文来自QQ公众号 积体电路产业纵横（ID：ICViews），良品率经作者：畅秋，晶片济危机突创业邦经授权转载，良品率经头图来源另一说网。晶片济危机突

近期，良品率经积体电路业倍受关注的晶片济危机突两大热点事件是HTC官宣批量制造3nm晶片晶片。实际上，良品率经在官方消息发出以后，晶片济危机突业界就一直在议论此事，良品率经焦点是晶片济危机突良品率问题。由于在追赶HTC电子的良品率经道路上不遗余力，HTC几乎用尽浑身解数，晶片济危机突这一次，在HTC电子即将于下半年批量制造3nm晶片以后，抢先宣布批量制造，比拼的意味浓厚。但从近些年的情形来看，在一流晶片工艺技术各方面，屡屡被HTC电子碾压，一个很关键的原因是HTC难以保证良品率，这在获取客户信心各方面是个很大的减分项。

前些年，在10nm和7nm晶片刚批量制造的时候，AMDSnapdragon845 SoC由HTC代工制造，Snapdragon855、865则由HTC电子7nm晶片工艺技术制造，英伟达原计划由HTC制造的7nm晶片GPU晶片，也转移到了HTC电子。那时，HTC在良品率各方面就落后于HTC电子，订货量明显少于对手。

2021年，4nm晶片兴起，yw193can未满十八逗_免费入口精品AMD将Snapdragon 8 Gen1 Plus的制造订货转给了HTC电子，很关键的原因是HTC4nm晶片工艺技术的良品率仅为35%左右，与HTC电子超过70%的良品率相比差太多。

今年2月，据韩媒Infostock Daily报道，HTC电子揣测旗下硅片代工厂的产量及良品率调查报告存有造假行为，因而，HTCDS职能部门受到了管理进行咨询职能部门对其硅片代工厂5nm晶片良品率的进行调查，紧随其后的将是4nm和3nm进行调查。该事件的起因是，HTC硅片代工销售业务倍受低良品率之苦，特别是4/5nm晶片批量制造后，出现了良品率极其低下的情形，交货天数急速延后，招致了HTC高层的揣测。一位熟悉HTC电子内部情形的老总表示：“由于硅片代工销售业务交货的数目难以满足最近的订货需求，我们对非缓存工艺技术的良品率表示揣测，众所周知，基于该良品率（指此前良品率调查报告的数据）是能满足订货交货的。”管理进行咨询职能部门的揣测对象是DS职能部门现任及前任老总，进行调查内容包括：以后递交的良品率调查报告是否真实，用于提升良品率的资金究竟流向何方。

今年6月，HTC任命了缓存锻造技术中心副总裁Kim Hong-shik领导硅片代工技术创新团队。通过改组，HTC调动存储晶片专家来领导代工销售业务的核心职能部门。此次，硅片代工职能部门的重组，也是为的是改善3nm晶片良品率，努力反超HTC电子。

HTC电子之所以能在一流晶片各方面领先全球，高良品率是杀手锏。据悉，该公司7nm晶片在批量制造开始3个季度后，其不良品率降到每平方公分0.09，5nm晶片批量制造初期，不良品率低于同期的7nm，瑕疵密度大约为每平方公分0.10~0.11，随著5nm晶片批量制造进程的推进，不良品率降到0.10以下。

另两大晶片巨头AMD也倍受良品率困扰，2020年7月，该公司发布消息称，原计划于2021年底上市的7nm晶片，因工艺技术存有瑕疵，导致良品率下降，发布天数推迟6个月。在此以后，AMD在10nm晶片的研发操作过程中就遇到了很多困难，多次延期，2019年初才实现批量制造。

综上，晶片良品率的必要性可见一斑。

简单的说，晶片良品率是硅片上合格晶片数目与晶片总数的比值，这个数值越大，说明有用晶片数目越多，浪费越少，成本也就越低，利润越高。

良品率还能细分为wafer（硅硅片）良品率、die良品率和内测良品率，这四种良品率的乘积则是总良品率。总良品率是所有硅片厂的核心机密，外界极难知晓。它能反应出这家硅片厂锻造晶片的总体水平和营收潜能。

晶片锻造的每一个阶段，从硅片锻造、中测、封装到成测，每一步单厢对总良品率产生负面影响，其中，硅片锻造是负面影响良品率的主要不利因素。

良品率还受电子设备、原材料等不利因素负面影响，要想达至较低水平，须要稳定工艺技术电子设备，定期做工艺技术潜能恢复。另外，环境不利因素对以上提到的四种良品率单厢产生负面影响，如尘埃、湿度、温度和光照亮度等，晶片锻造和内测操作过程须要在超洁净的工作环境中进行。

另外，wafer的体积会直接负面影响良品率，一般情形下，中心区域的良品率较低，边缘区域的良品率较低（这是由锻造工艺技术决定的）。wafer体积越大，中心区面积占总面积比例也大，良品率越高。

良品率不是一成不变的，它会随著工艺技术技术的急速成形而提升。一般情形下，新晶片工艺技术刚批量制造的时候，良品率比较低，随著制造的推进，以及导致低良品率的不利因素被发现和改进，良品率会急速提升，较为成形的生产线良品率能达至95%以上。

很多积体电路公司都有专门从事良品率提升工作的技师，在硅片厂，有专门的良品率提升(YE)职能部门，良品率技师负责提升硅片良品率；在IC设计企业，运营职能部门有专业的产品技师(PE)负责提升良品率。

晶片良品率如此关键，全行业都非常关注，硅片厂、IC设计企业、积体电路电子设备和材料厂商，以及行业科研机构都在进行各种研究探索，为提升晶片良品率添砖加瓦。

当然，提升良品率的主战场依然是硅片厂（IDM厂或硅片代工厂）。要提升良品率，首先须要深入研究晶片良品率与安全性间的亲密关系，而安全性与晶片瑕疵有直接亲密关系，因而，减少晶片制造操作过程中的瑕疵数目能提升计算方法良品率，同时能提升器件的安全性。

为的是提升安全性，须要资金投入天数、资金和相关天然资源，以提升良品率，这就须要进行权衡，因为相同类型晶片对安全性的明确要求相同，与之对应的天然资源资金投入也相同，这也会直接负面影响利润。例如，消费行业电子产品用晶片对安全性明确要求没有那么高（与工业和汽车晶片相比），因而，对这类晶片，达至一定良品率之后，硅片厂不会做再高的崇尚，而是将天然资源分配到开发下一个结点的晶片和电子设备，这样能提升成形结点的盈利潜能。而对高安全性明确要求的晶片（如车用晶片，其安全性明确要求比消费行业晶片高两至三个数目级），硅片厂要崇尚更高的计算方法良品率水平，也就须要在晶片工艺技术和电子设备各方面资金投入更多天然资源。不过，高操控性与高良品率间是存有矛盾亲密关系的，极难兼顾。

对硅片厂而言，大多数负面影响良品率的系统性问题都已解决，实际良品率损失主要是由晶片电子设备或环境的随机瑕疵造成的。为的是检验出安全性瑕疵，硅片厂的生产线要具有相应的晶片控制电子设备和检验采样机制，采用的瑕疵检验系统要具有所需的瑕疵灵敏度，并维护良好且达至规格。检验采样要针对晶片步骤达至足够的频次，以快速检验到晶片或电子设备的偏移。此外，要有足够的检验产能用以支持加速异常侦测。

在实际操作操作过程中，常见的难点是精确找出计算方法瑕疵的出处，有时，瑕疵产生之后经过多个晶片步骤才被检验到，这对电子设备监控系统和机制的明确要求很高，做不好的话，常常找不出问题的根源在哪。为的是解决这个问题，系统会先检验一片硅片，使其在指定的晶片电子设备中运行，然后再次检验，第二次检验发现的任何新瑕疵必定是由该指定的晶片电子设备产生的，这样，就能找出瑕疵的根源所在。因而，设置好一套灵敏的检验机制，能揭示源自每个晶片电子设备的随机良品率损失并将其解决。

此外，硅片厂能对每个电子设备上出现的瑕疵进行分类，并生成资料库，可作为现场故障的失效分析参考。这种方法须要非常频繁的电子设备认证(至少每天一次)。

通过以上这些措施和方法，硅片厂能有效控制瑕疵，从而提升晶片良品率水平。当然，除了这些，硅片厂还有其它提升良品率的方式方法，这里就不再赘述了。

除了硅片厂生产线的流程控制，产业链上游的积体电路材料厂商，特别是硅硅片厂商，也能通过创新技术，在硅片层面为提升良品率提供保障。

例如，来自韩国科学与信息通信技术部下属的韩国机械与材料研究所（KIMM）和新加坡南洋理工大学（NTU）的科学家开发了一种技术——新型纳米转移印刷技术（Nanotransfer-basedprinting），它能锻造出高度均匀的硅硅片。他们将无化学粘合剂打印技术与金属辅助化学蚀刻相结合，能用于增强表面对比度以使纳米结构可见。

这种纳米转移印刷技术是通过在相对低温（160°C）下将金（Au）纳米结构层转移到硅衬底上，形成具有纳米线（nanowires）的高度均匀的硅片，以实现在锻造操作过程中控制所需的厚度。这种技术允许快速、均匀、大规模锻造硅片，同时，锻造的硅片几乎没有瑕疵，制造出的晶片良品率非常高。在实验室测试中，能够将99%的20nm厚Au薄膜转移到6英寸硅片上。当采用该方法加工6英寸硅片时，结果显示印刷层保持完整，在蚀刻操作过程中弯曲最小，证明该Nanotransfer-basedprinting技术具有出色的均匀性和稳定性。

KIMM-NTU团队认为该技术能很容易地扩展到12英寸硅片上，而这是HTC，AMD、HTC电子和GlobalFoundries等硅片厂生产线中的主流硅片体积。

谈到晶片良品率，就不能不谈操控性，因为这两者间是存有矛盾亲密关系的。在消费行业电子产品晶片大行其道的时代，良品率占绝对上风，因为消费电子产品对操控性的明确要求没那么高。但随著近些年消费电子市场的疲软，相应地，高操控性计算（HPC）、汽车电子市场快速发展，且潜力巨大，而这些类型的晶片对操控性明确要求极高，此时，良品率就不得不做些让步了，因为在绝对高操控性的批量制造明确要求下，良品率不可能做得像消费行业晶片那么高。

这样，各种新型晶片架构就涌现了出来。最具代表性的，也是最极端的是Cerebras的硅片级大晶片。

2019年8月，人工智能初创公司Cerebras Systems发布了Cerebras Wafer Scale Engine（WSE）处理器，这是一个超大晶片，由一个12英寸硅片制成。而传统晶片则很小，一个12英寸硅片能锻造出三、四百个晶片。

WSE拥有1.2万亿个晶体管，专门面向AI任务开发，这颗巨型晶片，面积达至42225平方毫米。

通常情形下，硅片厂不会锻造这么大的晶片，因为在单个硅片的加工操作过程中通常会出现一些杂质，杂质会直接负面影响晶片良品率，而单个晶片越大，整体良品率越低。像Cerebras这么大的晶片，其良品率保障是个凸出的问题。不过，Cerebras Systems公司表示，其设计的晶片留有冗余，一种杂质不会导致整个晶片都不能用。

2021年4月，Cerebras Systems公司又推出了WSE的升级版WSE-2，集成了2.6万亿个晶体管。该公司称设计出了一个能绕过任何锻造瑕疵的系统来实现100%的良品率，最初，Cerebras有1.5%的额外内核允许瑕疵的存有。

之所以会出现WSE这样的超大晶片，原因在于，高操控性计算市场对操控性的敏感度高于价格，高操控性计算市场的主要客户并非C端，而是B端的行业客户，他们对成本不敏感，最关心的是操控性。特别是近些年，AI在云计算市场的应用风起云涌，云端AI晶片的客户主要是谷歌这样的互联网巨头，在这些巨头眼里，算力是王道，它们对算力的崇尚几乎是无止境的，这一点和信奉“够用就好”的消费电子市场完全相同。

当然，像Cerebras Systems公司这样的晶片属于极端案例，大多数情形下，高操控性计算市场的晶片体积还是在传统范围以内。但良品率与操控性间的矛盾问题还是有增无减。须要有新的解决方案。

此时，Chiplet应运而生，它在兼顾操控性和良品率各方面有独到之处。如果要提升操控性就要减少片外通信，而想提升良品率则要保证单一晶片面积不能太大。Chiplet方案恰恰能同时兼顾这两点。Chiplet可将单一芯粒（die）面积做小（确保良品率），并用高级封装技术把相同的芯粒集成在一起。这样，芯粒间的通信并不须要走PCB板，能在封装内进行，这就大大降低了片外通信的开销。AMD最先在数据中心商用了Chiplet方案，且取得了良好的效果，看到商机后，AMD也在跟进，开发了一整套一流晶片工艺技术和封装技术。

总之，在一流晶片急速迭代的今天，晶片良品率问题变得越来越突出，与此同时，高操控性需求也在给良品率找麻烦。一切都好难，能够玩转这些的厂商恐怕会越来越少。

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